特征

•雙極輸出：高達±16V

•單極輸出：0V至+20V

•16位單調(diào)

•相對精度：最大1 LSB

•低零點和增益誤差

–用戶校準前：4 LSB

–用戶Ca之后振動：0.125 LSB零誤差，1 LSB增益誤差

•低噪聲：60nV/√Hz

•沉降時間：6μs

•可配置增益：x2/x4

•模擬輸出監(jiān)視器

•斷電模式

•SPI™：高達50MHz，1.8V/3V/5V邏輯

•菊花鏈模式

•工作溫度：-40°C至+105°C

•包裝：QFN-40（6x6mm）、TQFP-48（7x7mm）

應(yīng)用

•自動測試設(shè)備

•儀表

•工業(yè)過程控制

•通信

說明

DAC8734是一種高精度、四通道、16位數(shù)模轉(zhuǎn)換器（DAC），在雙極輸出模式下，可在±5V至±18V的電源電壓范圍內(nèi)工作，在單極模式下可從±5V至+24V/-12V工作模式。與作為一個5V基準，DAC8734可配置為輸出±10V、±5V、0V至20V或0V至10V。DAC8734提供16位單調(diào)性，在-40°C到+105°C的工作溫度范圍內(nèi)，優(yōu)良的積分非線性（INL）誤差為±1 LSB、低故障和低噪聲。該設(shè)備在生產(chǎn)中進行了微調(diào)，以獲得非常低的零點和增益誤差。此外，DAC8734實現(xiàn)用戶可編程系統(tǒng)級校準功能，以實現(xiàn)±0.125 LSB零誤差和±1 LSB增益誤差。

DAC8734具有集成的參考緩沖器和輸出緩沖器。它具有一個標準的高速1.8V、3V或5V串行外圍接口（SPI），其工作時鐘頻率高達50MHz，可與DSP或微處理器進行通信。四個DAC通道和輔助寄存器用四個地址位尋址。該設(shè)備具有雙緩沖接口邏輯，可同時更新所有DAC。異步負載輸入（LDAC）將數(shù)據(jù)從輸入數(shù)據(jù)寄存器傳輸?shù)紻AC鎖存器，DAC鎖存器的內(nèi)容設(shè)置輸出電壓。異步RST輸入將所有四個DAC的輸出設(shè)置為0V。VMON引腳是一個模擬監(jiān)視器輸出，多路復(fù)用單個DAC輸出或AIN引腳。

DAC8734與DAC8234（14位）和DAC7716（12位）引腳兼容。

功能框圖

典型特征

操作理論

DAC體系結(jié)構(gòu)

DAC8734是一個高度集成的四通道16位電壓輸出DAC，具有內(nèi)部參考緩沖器和輸出緩沖器。每個通道由一個R-2R梯形結(jié)構(gòu)組成，其中三個MSB分段，然后是一個運算放大器，如圖41所示。DAC8734具有高阻抗、緩沖參考輸入；參考緩沖器的輸出驅(qū)動R-2R梯形圖。輸出緩沖器的設(shè)計允許用戶進行可配置的調(diào)整，為DAC8734提供四種不同的輸出電壓范圍設(shè)置。經(jīng)過生產(chǎn)調(diào)試，該裝置具有優(yōu)良的直流精度和交流性能。

頻道組

四個DAC信道被分成兩組（A和B），每組有兩個信道。A組由DAC-0和DAC-1組成，B組由DAC-2和DAC-3組成。A組的兩個DAC通道從REF-A獲得參考電壓，B組的DAC通道從REF-B獲得參考電壓。

零誤差和增益誤差的用戶校準

DAC8734實現(xiàn)用戶校準功能，允許微調(diào)系統(tǒng)增益和零誤差。每個DAC通道都有一個增益寄存器和零寄存器，并且根據(jù)相應(yīng)寄存器的值校準DAC輸出。增益調(diào)整范圍通常為滿標度的±0.195%，每級1 LSB。零代碼調(diào)整通常為滿量程的±0.0488%，每級0.125 LSB。增益寄存器和零寄存器的輸入數(shù)據(jù)格式是兩個補碼。詳見表9和表10。

如果不需要系統(tǒng)級校準，則這些寄存器應(yīng)在通電時保持各自的默認值（0000h）。

模擬輸出的傳輸函數(shù)（VOUT-0到VOUT-3）

對于雙極輸出：

其中：

增益為DAC增益，可設(shè)置為x2或x4，由引腳RFB1-x和RFB2-x到VOUT-x，以及命令寄存器中的增益位。

INPUT U CODE是寫入DAC輸入寄存器的代碼的十進制等效值。

ZERO_CODE是寫入零寄存器的代碼的十進制等效值。

GAIN_CODE是寫入增益寄存器的代碼的十進制等效值。

注意輸出電壓不得大于（AVDD–1.0V）或小于（AVSS+1.0V）；否則，輸出可能飽和。

輸入數(shù)據(jù)格式

對于雙極輸出操作，輸入_代碼總是兩個補碼，可以接受-32768到32767之間的值。

對于單極輸出操作，輸入代碼始終是直接二進制的，可以接受0到65535之間的值。

GAIN_代碼始終采用twos補碼格式，可以接受-128到+127之間的值。

ZERO_代碼始終是two-s補碼格式，可以接受-256到+255之間的值。

寫入命令寄存器和監(jiān)視器寄存器的數(shù)據(jù)按照定義中的規(guī)定寫入。對于讀取操作，回讀數(shù)據(jù)格式與用于寫入設(shè)備的格式相同。有關(guān)詳細信息，請參閱內(nèi)部寄存器部分。

輸出范圍

DAC8734的每個通道實現(xiàn)一個輸出放大器，該輸出放大器提供增益為2或4的單極輸出或雙極輸出。輸出量程等于增益乘以參考電壓。對于5V參考，輸出范圍可配置為±10V、±5V、0V至20V或0V至10V。UNI/BIP引腳的狀態(tài)決定了每組的輸出模式（單極或雙極）。當UNI/BIP-A引腳高時，A組（DAC-0和DAC-1）的輸出為單極；當引腳較低時，A組的輸出為雙極性。同樣，UNI/BIP-B引腳定義B組（DAC-2和DAC-3）的輸出模式。

每個單獨的DAC可以配置為增益4或增益2。要設(shè)置增益=4，請在RFB2-x保持打開的情況下將RFB1-x連接到VOUT-x，并在命令寄存器中將該通道的增益位設(shè)置為“1”。要設(shè)置增益=2，請將RFB1-x和RFB2-x連接到VOUT-x，并將該通道的增益位設(shè)置為“0”。在通電或復(fù)位時，命令寄存器中的增益位默認設(shè)置為“1”，如果增益=2，則必須清除為“0”。

請注意，電源必須滿足以下要求：

•AVDD不得大于24V或小于4.75V，且AVSS不得大于–4.75V或小于–18V。在任何情況下，（AVDD–AVSS）≤36V。

•對于雙極模式：AVDD≥2×VREF+1V，且AVSS≤–2×VREF–1V。

對于極性模式，≤1Vref–1Vref，≤1Vref。

例如，對于雙極性操作中的5V參考電壓，無論輸出范圍是±5V還是±10V，最小電源必須至少為±11V。對于具有相同基準的單極操作，電源必須至少為±11V（對于0V至10V操作），以及+21V/–11V（對于0V至+20V操作）。

更新DAC輸出

DAC8734有一個雙緩沖接口，每個通道由兩個寄存器組組成：輸入寄存器和DAC鎖存器。數(shù)字代碼在有效寫入序列完成后從SPI移位寄存器傳輸?shù)綄ぶ沸诺垒斎爰拇嫫鳌AC閂鎖包含電阻器R-2R梯形圖使用的數(shù)字代碼。DAC鎖存器的內(nèi)容定義了DAC的輸出。可以單獨或同時更新DAC輸出。DAC8734僅在自上次LDAC引腳降低或命令寄存器中的LD位設(shè)置為“1”后被訪問的情況下才更新DAC閂鎖，從而消除任何不必要的故障。未被訪問的DAC信道不會被重新加載，并且輸出值保持不變。

單個DAC通道更新

在這種模式下，LDAC引腳保持在低位，而CS引腳處于低位，數(shù)據(jù)被時鐘送入SPI移位寄存器。在數(shù)據(jù)傳輸?shù)揭莆患拇嫫鞯淖詈螅珻S引腳被調(diào)高。此操作同時更新尋址輸入數(shù)據(jù)寄存器和相應(yīng)的DAC鎖存寄存器。DAC鎖存寄存器控制R-2R開關(guān)；因此，DAC鎖存寄存器的更新更新相應(yīng)的DAC信道模擬輸出。

同時更新多個DAC通道

在這種模式下，LDAC引腳保持高電平，而CS引腳處于低電平，數(shù)據(jù)被時鐘送入SPI移位寄存器。在數(shù)據(jù)傳輸?shù)揭莆患拇嫫鞯淖詈螅珻S引腳被調(diào)高。此操作僅更新尋址輸入數(shù)據(jù)寄存器；它不更新DAC鎖存寄存器或更改輸出。當模擬數(shù)據(jù)在寄存器中被寫入寄存器時，LDC的數(shù)據(jù)在寄存器中被寫入“低”的時候。

硬件復(fù)位

當RST引腳低時，設(shè)備處于硬件復(fù)位狀態(tài)。所有模擬輸出（VOUT-0至VOUT-3）、輸入寄存器和DAC鎖存器均設(shè)置為表1所示的重置值。所有寄存器都加載默認值。通信被禁用，SDI、CS和SCLK引腳上的信號被忽略。在RST引腳的上升沿，模擬輸出（VOUT-0至VOUT-3）保持重置值（0V），直到編程新值。在RST引腳變高后，設(shè)備恢復(fù)正常運行。注意，復(fù)位后，命令寄存器中增益位的默認值為“1”。對于增益=2，增益位必須清除為“0”。

將命令寄存器中的第一位設(shè)置為“1”將執(zhí)行軟件重置，這在功能上與硬件重置相同。重置完成后，第一位自動返回“0”。

上電復(fù)位

通電時，輸入數(shù)據(jù)寄存器和DAC鎖存器加載UNI/BIP引腳定義的值（見表1）。所有其他寄存器都加載默認值。通電后，VOUT引腳的輸出設(shè)置為0V。

模擬輸出監(jiān)視器引腳（VMON）

VMON引腳是模擬輸出監(jiān)視器。模擬輸出監(jiān)視器功能包括一個通過串行接口尋址的模擬多路復(fù)用器，允許四個信道輸出中的一個或AIN輸入路由到此管腳進行監(jiān)控。監(jiān)視器功能由監(jiān)視器寄存器控制，允許啟用或禁用監(jiān)視輸出。當所有多路復(fù)用器通道被禁用時，監(jiān)視器輸出是高阻抗的；因此，幾個監(jiān)視器輸出可以并行連接，一次只能連接一個。表5顯示了與監(jiān)視器功能相關(guān)的設(shè)置。

注意，多路復(fù)用器被實現(xiàn)為一系列模擬開關(guān)。應(yīng)注意確保來自VMON引腳的最大電流不得大于給定規(guī)格，因為這種情況可能會導(dǎo)致大量電流從多路復(fù)用器的輸入（即，從VOUT-x或AIN）流向多路復(fù)用器（VMON）的輸出。此外，VMON引腳輸出阻抗約為2.2kΩ；因此，應(yīng)使用高阻抗輸入測量VMON。

斷電模式

DAC8734實現(xiàn)了組斷電功能，以在某些通道空閑時降低功耗。當命令寄存器中的斷電位（PD-A和/或PD-B）設(shè)置為“1”時，相應(yīng)的組進入斷電狀態(tài)。在斷電期間，該組的參考緩沖器和輸出緩沖器斷電，相應(yīng)的模擬輸出通過一個內(nèi)部10kΩ電阻器設(shè)置為0V至AGND。內(nèi)部寄存器的內(nèi)容不變，總線接口保持活動狀態(tài)，以便繼續(xù)通信并從主機控制器接收命令。任何內(nèi)部寄存器都可以讀寫。主機控制器可以通過清除命令寄存器中的斷電位（PD-A和/或PD-B），將設(shè)備從斷電模式喚醒并返回到正常工作模式。恢復(fù)大約在50微秒內(nèi)完成。

電源排序

為了確保DAC8734的正確初始化，必須在AVSS和AVDD之前應(yīng)用數(shù)字電源（DVDD和IOVDD）和邏輯輸入（UNI/BIP-x）。此外，AVSS必須在AVDD之前應(yīng)用，除非兩者可以同時提升。REF-x應(yīng)在AVDD出現(xiàn)后應(yīng)用，以確保ESD保護電路不會打開。

通用輸入/輸出引腳（GPIO-0，-1）

GPIO-0和GPIO-1引腳是通用的、雙向的、數(shù)字輸入/輸出（I/O）信號，如圖42所示。這些引腳可以接收輸入或產(chǎn)生輸出。當GPIO-n引腳作為輸出時，它有一個開路漏極，狀態(tài)由命令寄存器的相應(yīng)GPIO-n位決定。當GPIO-n位設(shè)置為“1”時，輸出狀態(tài)為高阻抗；當GPIO-n位被清除（“0”）時，輸出狀態(tài)為邏輯低。注意，當使用GPIO-n引腳作為輸出時，需要一個10kΩ的上拉電阻器。

要使用GPIO-n引腳作為輸入，命令寄存器中的GPIO-n位必須設(shè)置為“1”。當GPIO-n管腳作為輸入時，通過讀取GPIO-n位來獲取管腳上的數(shù)字值。

上電復(fù)位或任何強制硬件或軟件復(fù)位后，所有GPIO-n位都設(shè)置為“1”，GPIO-n引腳進入高阻抗狀態(tài)。

串行接口

DAC8734通過一個通用的三線串行接口控制，該接口以高達50MHz的時鐘頻率工作，并與SPI、QSPI兼容™，微絲™，和DSP™ 標準。

SPI移位寄存器

SPI移位寄存器的寬度為24位。在串行時鐘輸入SCLK的控制下，數(shù)據(jù)首先作為24位字加載到設(shè)備MSB中。CS的下降沿開始通信循環(huán)。當CS較低時，數(shù)據(jù)被鎖存到SCLK下降沿的SPI移位寄存器中。當CS高時，SCLK被阻塞，SDI被忽略，SDO線路處于高阻抗狀態(tài)。SPI移位寄存器的內(nèi)容被加載到CS上升沿的尋址內(nèi)部寄存器中。SPI移位寄存器由一個讀/寫位、四個寄存器地址位、16個數(shù)據(jù)位和三個保留位組成，如表2所示。此操作的時間安排在“時序圖”部分中顯示。當設(shè)備被加載時，命令被解碼，新的數(shù)據(jù)被傳輸?shù)竭m當?shù)臄?shù)據(jù)寄存器中。

串行接口可用于連續(xù)和非連續(xù)串行時鐘。連續(xù)SCLK源只能在CS保持在低時鐘周期數(shù)的情況下使用。在門控時鐘模式下，必須使用一個包含精確時鐘周期數(shù)的突發(fā)時鐘，并且必須在最后一個時鐘之后取較高的CS以鎖存數(shù)據(jù)。

單機操作

CS的第一個下降沿開始運行循環(huán)。在CS再次回到高位之前，必須應(yīng)用24個時鐘下降沿。如果CS在第24個SCLK下降邊緣之前升高，則忽略數(shù)據(jù)。如果在CS變高之前應(yīng)用了超過24個SCLK下降邊，則考慮最后24位。尋址內(nèi)部寄存器從CS上升沿的移位寄存器更新。為了進行另一次串行傳輸，必須再次將CS調(diào)低。

當數(shù)據(jù)被傳輸?shù)綄ぶ返腄AC的所選寄存器時，所有的DAC鎖存器和模擬輸出都可以通過LDAC引腳低或在命令寄存器中設(shè)置LD位來更新。

菊花鏈操作

對于包含多個設(shè)備的系統(tǒng)，SDO引腳可用于菊花鏈多個設(shè)備在一起。菊花鏈操作可用于系統(tǒng)診斷和減少串行接口線的數(shù)量。注意，在菊花鏈操作開始之前，必須通過清除命令寄存器（DSDO='0'）中的SDO disable位來啟用SDO引腳。默認情況下，該位在上電或復(fù)位后被清除。CS的第一個下降沿開始運行循環(huán)。當CS較低時，SCLK連續(xù)應(yīng)用于輸入移位寄存器。如果施加的時鐘脈沖超過24個，則數(shù)據(jù)會從移位寄存器中波動出來，并出現(xiàn)在SDO線路上。這些上升沿和下降沿上的數(shù)據(jù)都是有效的。通過將第一個設(shè)備的SDO輸出連接到鏈中下一個設(shè)備的SDI輸入，構(gòu)造了一個多設(shè)備接口。系統(tǒng)中的每個設(shè)備需要24個時鐘脈沖。因此，時鐘周期的總數(shù)必須等于24×N，其中N是鏈中dac8734的總數(shù)。當所有設(shè)備的串行傳輸完成時，CS取高值。此操作將數(shù)據(jù)從SPI移位寄存器鎖存到菊花鏈中每個設(shè)備的設(shè)備輸入寄存器中，并防止任何進一步的數(shù)據(jù)被時鐘輸入。

回讀操作

READ命令用于啟動回讀操作。但是，在開始回讀操作之前，必須通過清除命令寄存器中的DSDO位（DSDO='0'）啟用SDO pin；默認情況下清除該位。然后通過執(zhí)行一個Read命令（R/W bit='1'；見表2）來啟動回讀操作。讀取命令中的位A3到A0選擇要讀取的寄存器。命令中剩余的數(shù)據(jù)是無所謂位。在下一個SPI操作期間，出現(xiàn)在SDO輸出上的數(shù)據(jù)來自先前尋址的寄存器。對于單個寄存器的讀取，可以使用NOP命令從SDO上的所選寄存器中時鐘輸出數(shù)據(jù)。如果發(fā)出多個讀取命令，則可以讀取多個寄存器。圖43中的readback圖顯示了讀回序列。回讀數(shù)據(jù)格式與用于寫入設(shè)備的格式相同。

申請信息

基本操作

DAC8734是一種高度集成的器件，具有高性能的參考緩沖器和輸出緩沖器，大大減少了印刷電路板（PCB）的面積和成本。片上參考緩沖器消除了對負外部基準的需要。可配置的片上輸出緩沖器支持四種不同的輸出模式。圖44顯示了DAC8734的基本應(yīng)用程序。

用戶零點和增益校準

在生產(chǎn)過程中，DAC8734在標稱工作條件下進行了微調(diào)，使其具有非常低的增益誤差和偏移誤差。然而，為了修剪在其他操作條件下或由信號鏈中的其他組件引入的偏移和增益誤差，DAC8734具有針對每個DAC信道的用戶零點和增益數(shù)字校準特性。圖45和圖46分別說明了在單極輸出和雙極輸出配置中DAC8734的零點和增益校準關(guān)系。

系統(tǒng)調(diào)零示例

在20V輸出范圍內(nèi)，DAC8734零點校準功能可將系統(tǒng)偏移誤差降至0.00019%FSR或38μV。總調(diào)節(jié)范圍約為FSR的±0.0488%，或20V輸出量程的±9.7mV。

假設(shè)DAC的滿標度范圍為20V，從信號鏈中消除的偏移誤差為–1mV，則步長=0.0000019×20V=38μV。

其中Offset_Error是要更正的偏移誤差值。

在本例中，調(diào)零步驟數(shù)=1mV/38μV≈26。因此，零寄存器應(yīng)使用26=0 0001 1010的兩個補碼進行編碼。

假設(shè)要消除的偏移誤差為+1mV，則零點校準的步數(shù)為-26的兩個補碼等價物，即111010110。

系統(tǒng)增益調(diào)整示例

在20V輸出范圍內(nèi)，DAC8734增益校準功能可將系統(tǒng)增益誤差降至0.001525%FSR或305μV。總調(diào)節(jié)范圍約為±0.195%FSR，或在20V輸出量程上為-39mV至+38.7mV。

假設(shè)DAC的滿標度范圍為20V，從信號鏈中消除的增益誤差為–10mV，則步長=0.00001525×20V=305μV。

其中Gain_Error是要校正的增益誤差值。

在本例中，增益校準的步驟數(shù)=10mV/305μV≈33。因此，增益寄存器應(yīng)使用33=0010 0001的兩個補碼進行編碼。

假設(shè)要消除的增益誤差為+10mV，則增益校準的步數(shù)是–33的兩個補位當量，即1101111。

布置及接地

精確的模擬電路需要仔細的布局，足夠的旁路電容器，以及干凈、調(diào)節(jié)良好的電源，以獲得最佳的直流和交流性能。仔細考慮電源和接地回路布局有助于確保額定性能。

PCB的設(shè)計必須使模擬和數(shù)字部分分開，并限制在電路板的某些區(qū)域內(nèi)。快速開關(guān)信號，如時鐘，必須用數(shù)字接地屏蔽，以避免輻射噪聲到電路板的其他部分，并且決不能在參考輸入附近運行。重要的是盡量減少參考輸入的噪聲，因為它耦合到DAC輸出。避免數(shù)字和模擬信號交叉。電路板兩側(cè)的跡線必須彼此成直角。這種配置減少了線路板上的饋通效應(yīng)。可以考慮微帶技術(shù)，但在雙面板上并不總是可行的。在這種技術(shù)中，電路板的元件側(cè)專用于接地平面，信號跡線被放置在焊料側(cè)。

DGND是數(shù)字電流的返回路徑，AGND是DAC的模擬電源地。為了獲得最佳的交流性能，應(yīng)注意將電阻極低的DGND和AGND連接回電源接地。如果多個設(shè)備需要AGND到DGND連接，則只能在一個點進行連接。星形接地點必須盡可能靠近設(shè)備。每個DAC都有一個接地引腳（SGND-x），必須在低阻抗路徑中直接連接到相應(yīng)的參考接地，以獲得最佳性能。SGND-0和SGND-1必須連接到REFGND-A，SGND-2和SGND-3必須連接到REFGND-B。為了防止路徑上的電壓降影響器件的線性度和增益性能，該跟蹤電阻必須非常小。參考接地引腳REFGND-A和REFGND-B必須連接到模擬接地AGND。

電源噪聲

DAC8734應(yīng)具有1μF至10μF的充足電源旁路，每個電源上的0.1μF并聯(lián)，位置應(yīng)盡可能靠近封裝；理想情況下，應(yīng)放置在設(shè)備旁邊。1μF至10μF電容器必須為鉭珠型。0.1μF電容器必須具有低有效串聯(lián)電阻（ESR）和低有效串聯(lián)電感（ESI），如普通陶瓷類型，它們在高頻下提供低阻抗接地路徑，以處理由于內(nèi)部邏輯開關(guān)而產(chǎn)生的瞬態(tài)電流。電源線必須使用盡可能寬的跡線，以提供低阻抗路徑，并減少故障對電源線的影響。除此之外，AVDD、AVSS、DVD和IOVDD電源上的寬帶噪聲應(yīng)在輸入DAC之前進行過濾，以獲得最佳的噪聲性能。

精密電壓基準選擇

為了使DAC8734在其整個工作溫度范圍內(nèi)達到最佳性能，必須使用精密基準電壓。應(yīng)考慮選擇精密基準電壓。DAC8734有兩個參考輸入，REF-A和REF-B。應(yīng)用于參考輸入的電壓用于為DAC核心提供緩沖的正參考和負參考。因此，電壓基準中的任何誤差都會反映在設(shè)備的輸出中。在為高精度應(yīng)用選擇電壓基準時，有四個可能的誤差源要考慮：初始精度、輸出電壓的溫度系數(shù)、長期漂移和輸出電壓噪聲。外部基準輸出電壓的初始精度誤差會導(dǎo)致DAC中的滿標度誤差。因此，為了最小化這些誤差，首選具有低初始精度誤差規(guī)范的基準。長期漂移是測量參考輸出電壓隨時間漂移的程度。具有嚴格的長期漂移規(guī)范的引用可確保整個解決方案在其整個生命周期內(nèi)保持相對穩(wěn)定。參考輸出電壓的溫度系數(shù)影響INL、DNL、增益誤差和零誤差。選擇一個具有嚴格溫度系數(shù)規(guī)格的基準，以減少DAC輸出電壓對環(huán)境條件的依賴性。在噪聲預(yù)算相對較低的高精度應(yīng)用中，必須考慮參考輸出電壓噪聲。選擇一個輸出噪聲電壓盡可能低的基準，以滿足所需的系統(tǒng)分辨率是很重要的。精密電壓基準，如TI REF50xx（2V至5V）和REF32xx（1.25V至4V），提供低漂移和高精度參考電壓。

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